O SR Latch (Set-Reset Latch) ou SR Flip-Flop é, talvez, o circuito registrador de design assíncrono (sem utilização de clock) mais simples que visto na lógica sequencial, podendo ser "montado" de formas diferentes, mas as mais comuns são utilizando as portas universais NAND ou NOR.
Vamos começar então lembrando do comportamento de uma porta NOR ("NotOR"). Como é mostrado na tabela verdade abaixo para o NOR de 2 entradas, teremos saída em nível lógico alto ("1") apenas quando todas entradas estiverem em nível logico baixo ("0").
[tex]^{~~~~~~ \boxed{\sf NOR}}_{\begin{array}{|c|c|c|}A&B&Saida\\0&0&1\\0&1&0\\1&0&0\\1&1&0\end{array}}[/tex]
Prosseguindo, vamos agora entender o funcionamento do SR Latch de portas NOR e, para facilitar, acompanhe com auxílio do desenho anexado à resolução.
Note que Q e Q' realimentam as portas NOR no circuito, mas, em princípio, não temos seus valores iniciais (ou prévios). Vamos então nos utilizar das características das portas NOR para dar um pontapé inicial na análise colocando as duas entradas (S ou R) em nível lógico baixo.
S=1 e R =1:
Observando a tabela verdade da porta NOR, podemos ver que, mantendo uma entrada em nível lógico alto, a saída será em nível lógico baixo independentemente da outra entrada, ou seja, se tivermos S=1 e/ou R=1 teremos "0" na saída independentemente da realimentação (Q e Q' prévios). Nesse caso de termos Set e Reset em nível alto, resultará em um "Estado Proibido" não utilizado onde Q=Q'.
S=1 e R=0:
Como mencionado anteriormente, já que temos Set em nível alto, a saída Q' estará em nível lógico baixo. A porta A, realimentada com a saída Q', terá duas entradas em nível lógico baixo, logo a saída Q estará em nível alto. Este estado é chamado de "Estado de Set".
S=0 e R=1:
Semelhante ao caso anterior, temos agora Reset em nível alto e, portanto, a saída Q estará em nível lógico baixo. A porta B, realimentada com a saída Q, terá duas entradas em nível lógico baixo, logo a saída Q' estará em nível alto. Este estado é chamado de "Estado de Reset".
S=0 e R=0:
Para podermos detectar melhor o que acontece nesse estado, vamos precisar considerar um conhecimento prévio das saídas Q e Q'. Começando por Q=1 e Q'=0, a porta NOR B terá uma entrada (Q) em nível lógico alto e, portanto, sua saída Q' estará em nível lógico baixo. A saída Q' realimenta o NOR A e, com isso, a saída Q ficará em nível lógico alto.
Agora, considerando Q=0 e Q'=1, a porta NOR A terá uma entrada em nível lógico alto (Q') e, portanto, sua saída Q estará em nível lógico baixo. A saída Q realimenta o NOR B e, com isso, a saída Q' ficará em nível alto. Podemos então perceber que, nesse estado, o nível lógico das saídas (Q e Q') é mantido inalterado. É comum vermos este estado sendo chamado de "Estado de Memória".
Pra facilitar a análise do exercício, vamos montar uma tabela para "resumir" o que foi explicado acima.
[tex]\begin{array}{|c|c|c|c|c|}S&R&Q&\overline{Q}&Estado\\1&1&-&-&PROIBIDO\\1&0&1&0&SET\\0&1&0&1&RESET\\0&0&Q_{t-1}&\overline{Q}_{t-1}&MEMORIA\end{array}[/tex]
Com isso, teremos a seguinte sequencia de estados indicada pelas formas de onda: MEMÓRIA, SET, MEMÓRIA, MEMÓRIA, RESET, MEMÓRIA, RESET, MEMÓRIA, SET, MEMÓRIA, RESET, MEMÓRIA.
As saídas e Q e Q' são mostradas no desenho anexado à resolução.
[tex]\Huge{\begin{array}{c}\Delta \tt{\!\!\!\!\!\!\,\,o}\!\!\!\!\!\!\!\!\:\,\perp\end{array}}Qualquer~d\acute{u}vida,~deixe~ um~coment\acute{a}rio[/tex]
